VHDL实例剖析

.2．3．1 块语句结构
2．3．2 进程语句结构
2．3．3 子程序语句结构
第3章 vhdl语言程序的基本语法
3．1 数据对象
3．1．1 常量
3．1．2 变量
3．1．3 信号
3．1．4 文件
3．2 数据类型
3．2．1 标准的数据类型
3．2．2 用户定义的数据类型
3．2．3 用户定义的子类型数据
3．2．4 数据类型的转换
3．3 操作运算符
3．3．1 逻辑运算符
3．3．2 算术运算符
3．3．3 关系运算符
3．3．4 并置运算符
3．3．5 运算符的优先级
3．4 词法描述
3．4．1 字符集
3．4．2 词法单元
3．4．3 分界符
3．4．4 标识符
3．4．5 注释
3．4．6 字符和字符串文字
3．4．7 位串文字
3．4．8 抽象文字
第4章 vhdl语言程序的基本描述语句
4．1 顺序语句
4．1．1 顺序赋值语句
4．1．2 wait语句
4．1．3 if语句
4．1．4 case语句
4. 1．5 loop语句
4. 1．6 next语句
4. 1．7 exit语句
4．1．8 return语句
4．1．9 null语句
4．1．10 断言语句
4．1．11 report语句
4．2 并行语句
4．2．1 并行信号赋值语句
4．2．2 块语句
4．2．3 进程语句
4．2．4 过程调用语句
4．2．5 参数传递语句
4．2．6 元件例化语句
4．2．7 生成语句
4．2．8 并行断言语句
第5章 vhdl语言程序的高级特征
5．1 库
5．1．1 库的基本概念
5．1．2 常见的库
5．2 程序包
5．2．1 程序包的基本概念
5．2．2 常见的程序包
5．3 配置
5．3．1 默认连接和默认配置
5．3．2 元件的配置
5．3．3 块的配置
5．3．4 结构体的配置
5．4 vhdl语言中的属性描述
5．4．1 数值属性
5．4．2 数属性
5．4．3 信号属性
5．4．4 数据类型属性
5．4．5 数据范围属性
5．5 重载
5．5．1 子程序重载
5．5．2 运算符重载
第6章 常用逻辑电路的vhdl语言程序
6．1 常用组合逻辑电路的vhdl语言程序
6．1．1 门电路
6．1．2 编码器
6．1．3 译码器
6．1．4 选择器
6．1．5 缓冲器
6．1．6 运算器
6．2 常用时序逻辑电路的vhdl语言程序
6．2．1 触发器
6．2．2 寄存器
6．2．3 移位寄存器
6．2．4 计数器
第二部分提高篇
第7章 小型的设计实例
7．1 七段字符显示器
7．2 加法器
7．3 分频电路
7．4 8x9fifo电路
7．5 内存控制器
第8章 xilinkisfa．2i快速入门
8．1 xilinxise4．2i概述及设计流程
8．2 设计开始
8．2．1 软件的安装
8．2．2 运行ise软件
8．2．3 使用在线帮助
8．3 设计输入vhdl
8．3．1 创建一个新的工程项
8．3．2 创建一个计数器模块
8．3．3 利用计数器模板修改计数器模块
8．4 仿真行为模型功能仿真
8．4．1 创建一个testbench波形源文件
8．4．2 初始化计数器输入
8．4．3 生成预期的输出响应
8．5 使用modelsim进行仿真
8．5．1 行为仿真
8．5．2 布局布线后的仿真
第9章 xilinkise4．2i的高级应用
9．1 设计输人(schematic原理图输入)
9．1．1 创建vhdl模块生成一个原理图符号
9．1．2 创建一个新的顶层原理图
9．1．3 例化vhdl模块
9．1．4 原理图中连线
9．1．5 为连线添加网络名
9．1．6 为总线添加网络名
9．1．7 添加输入／输出管脚标记
9．2 设计输入(fsm状态机输入)
9．2．1 状态机的建立生成vhdl代码
9．2．2 设计的功能仿真并产生testbench
9．3 设计输入(hdl硬件描述语言输入方式)
9．3．1 层次性结构的描述
9．3．2 上层文件和下层文件的连接方式
9．3．3 一个包含底层文件的实例
9．4 设计实现
9．4．1 运行实现设计
9．4．2 在资源分配器floorplanner中查看设计布局
9．5 对顶层文件进行时序仿真
9．5．1 创建一个testbench波形源文件
9．5．2 初始化计数器输入
9．5．3 生成预期的输出响应
9．5．4 布局布线后的仿真
9．6 ip包的嵌入使用
第10章 cpld／fpga的边界扫描与下载方式
10．1 引言
10．2 边界扫描测试的结构
10．3 测试逻辑的控制
10．4 边界扫描的具体应用
10．5 xilinx器件的下载
10．5．1 xilinx器件的下载电缆
10．5．2 xilinx器件的下载方式
第三部分 应用篇
第11章 vhdl在数据通信领域的实际应用
11．1 utopia2接口实例
11．1．1 utopia2接口的原理描述
11．1．2 vhdl程序
11．2 uart的实例设计
11．2．1 uart的结构
11．2．2 uart的内部寄存器
11．2．3 uart的发送器
11．2．4 uart的接收器
11．2．5 uart的中断状态机和管脚说明
11．2．6 modem控制模块
11．3 使用epld配置fpga的实例
11．3．1 使用epld配置fpga的原理
11．3．2 vhdl程序
11．4 高速fifo的实例
11．4．1 高速nfo的原理
11．4．2 同步pifo的vhdl程序
11．4．3 异步nfo的vhdl程序
11．5 使用fpga内部的dll
11．5．1 fpga中dll的功能介绍
11．5．2 vhdl程序1-dll的标准使用
11．5．3 vhdl程序2-dll的为其他非virtex芯片提供时钟
11．6 可综合200mhz的zbtsram接口
11．6．1 接口原理描述
11．6．2 vhdl程序
第12章 vhdl编程风格与编码指南
12．1 说明
12．2 vhdl编码风格
12．2．1 文件头
12．2．2 联机注释
12．2．3 命名规则
12．3 vhdl编码指导
12．3．1 在vhdl编码中层次化设计
12．3．2 关于锁存和寄存器
12．3．3 关于元件例化和黑箱操作
12．3．4 datapath的分析
附录a vhdl的保留字
附录b vhdl的标准包集合文件
参考文献